英伟达Vera放弃芯粒后，封装厂最头疼的竟是这管胶
▲ 英伟达Vera CPU大尺寸单片裸片FCBGA封装中，底部填充胶通过毛细作用从芯片边缘流入间隙的概念示意图（示意图，非真实产品）
情报卡片
英伟达Vera CPU放弃芯粒、回归单片裸片，是数据中心CPU架构的重大转向。AMD的EPYC和Intel的Xeon都在走芯粒架构——把大芯片拆成多个小die，分别封装再互连。芯粒的好处不仅是提升良率、降低成本，还有一个常被忽略的隐性优势：每个小die尺寸小，封装过程中底部填充胶的填充时间短、翘曲小、应力低。英伟达偏偏反着来，用88核单片monolithic设计避免"芯粒税"——跨芯粒通信带来的延迟和带宽损失，宣称单线程性能达到x86的1.8-2倍[1][2]。
但如果Vera延续前代Grace的FCBGA封装路线——Yole Group对Grace的拆解已确认其采用Flip-Chip BGA封装[3]——那这枚88核大芯片会让底部填充胶面临一个老问题的新挑战：大尺寸die的毛细填充。
FCBGA封装中，芯片通过凸点倒装在有机基板上。硅芯片的CTE约2.5ppm/°C，有机基板约18-24ppm/°C，两者相差近10倍。没有底部填充胶保护的焊球在温度循环下数百次就会断裂。CUF将 concentrated shear stress 转化为 distributed bending stress，把焊球疲劳寿命延长10-100倍[6]。但CUF填充完全依赖毛细力——die越大，液体从边缘流向中心的距离越长，填充时间越长，气泡被困在中心区域的风险越大。
芯片级底部填充胶（CUF）：一种专门用于填充Flip Chip芯片与基板之间10-50μm间隙的低粘度胶粘剂，靠毛细力自动流入并固化保护凸点焊球。
大尺寸die对CUF的核心要求：
粘度必须更低：从常规500-5000cP下探到<1000cP甚至<500cP，才能在合理时间内完成填充
填料粒径更窄：60-75wt%二氧化硅填料需粒径分布更窄，避免在细间距凸点间堵塞
CTE匹配：20-40ppm/°C，与基板CTE协调降低应力
选型红线：不能选板级Underfill（间隙不匹配），不能选高粘度配方（流动性不足），不能跳过阶梯固化（气泡风险）。
深度正文
数据中心CPU的封装路线正在分岔。AMD EPYC和Intel Xeon选择芯粒（Chiplet）——把大芯片拆成多个小die，分别封装再互连。英伟达Vera反其道而行之，用88核单片monolithic设计，宣称单线程性能达到x86的2倍[1][2]。
芯粒架构的好处经常被归结为"提升良率、降低成本"。但还有一个隐性优势很少被提及：每个芯粒尺寸小，单独封装时底部填充胶的填充时间短、翘曲小、应力低。英伟达偏偏说不，把88核塞进一个die——如果Vera延续Grace的FCBGA封装路线[3]，这枚大尺寸单片裸片对CUF提出的挑战，可能比芯粒方案更棘手。
CUF是什么，为什么必不可少
芯片级底部填充胶（CUF）：一种专门用于填充Flip Chip芯片与基板之间微小间隙（10-50μm）的低粘度胶粘剂。它通过毛细作用从芯片边缘自动流入间隙，固化后形成保护层，将凸点焊球承受的剪切应力重新分配为整个封装的弯曲应力。PCBSync的技术分析指出，CUF能将焊球的疲劳寿命延长10-100倍[6]。
没有CUF的FCBGA封装是不可想象的。硅芯片的CTE约2.5ppm/°C，有机基板的CTE约18-24ppm/°C，两者相差近10倍。温度循环时，焊球承受巨大的剪切应力，很快就会断裂。CUF填充后，应力被分散到整个封装体，焊球才能扛住数据中心CPU长达数年的热循环。
但CUF的填充完全依赖毛细力——液体在微小间隙中自发流动的能力。在工业实践中，CUF通过L型或U型点胶路径从芯片边缘注入，靠毛细力"吸"入10-50μm的间隙[6]。填充时间通常在1-5分钟，取决于die尺寸和配方粘度。
大尺寸die带来的核心挑战：流动距离变长了
Grace是72核，Vera是88核。如果工艺节点和架构密度相近，Vera的die面积大概率更大。即使工艺有所进步，88核的单片die也绝不会比72核的更小。die越大，CUF从边缘流向中心区域的距离越长，填充时间越长。
这意味着三个连锁反应：
第一，粘度必须更低。CUF的典型粘度范围是500-5000cP。对于大尺寸die，需要下探到<1000cP甚至<500cP才能在合理时间内完成填充。但粘度过低会导致填料沉降——CUF含有60-75wt%的二氧化硅填料以降低CTE，填料密度远大于树脂基体，低粘度下容易在储存和填充过程中分层。
第二，气泡被困的风险增加。流动路径越长，气泡被液体前端"推"到中心区域的概率越高。中心区域恰恰是应力最集中、最需要CUF保护的地方。气泡残留会导致填充不完全，在温度循环下成为分层和凸点断裂的起始点。这也是CUF工艺中SAT（扫描声学显微镜）检测必须重点关注的区域。
第三，固化收缩更显著。大尺寸die的CUF用量更多，固化过程中的体积收缩更大。CUF采用阶梯固化（100°C凝胶+150°C完全固化），大尺寸die需要更温和的固化曲线来避免应力集中。
▲ FCBGA封装中CUF通过毛细作用从芯片边缘流入10-50μm间隙的原理示意图（示意图，非真实产品）
与芯粒路线的对比更具讽刺意味
芯粒把大芯片拆成多个小die，每个小die单独封装时CUF填充时间短、翘曲小、应力低。Vera的单片路线"回归"了小die时代已经部分解决的工程问题。
在材料选型上，工程师应该关注什么？
粘度是首要指标。汉高针对AI/HPC大尺寸芯片推出的毛细底部填充胶，明确强调"高填充、低翘曲"特性[5]。NAMICS的U8439-1型号专门针对low K和大尺寸IC优化[10]。Panasonic的CV5300高流动性CUF适用于FC BGA，主打低空洞和低溢胶[11]。这些产品线的共同点是：都在往更低粘度、更窄填料分布的方向演进。
CTE匹配是底线。CUF的CTE（Tg以下）典型范围是20-40ppm/°C。这个范围需要与基板CTE协调——基板CTE越高，CUF的CTE也应相应提高，以减小界面应力。但CTE提高意味着填料含量增加，反过来又降低流动性。这是一个经典的折中。
固化特性需要定制。阶梯固化是大尺寸die的必选方案。100°C预固化让树脂凝胶化，锁住填料位置；150°C完全固化达到最终性能。对于Vera级别的大尺寸die，可能需要更长的预固化时间或更低的升温速率。
▲ 芯片级底部填充胶（CUF）关键性能参数典型范围（数据来源：材料选型常识库）
工艺层面的实操难点
点胶路径需要重新设计。小die用L型点胶就够了，大尺寸die可能需要U型或四周点胶，确保液体从多个边缘同时流入，缩短最大流动距离。
基板预热温度要精准控制。预热到80-100°C可以降低CUF粘度、加速流动，但温度过高可能提前触发固化反应，导致填充未完成就凝胶化。
SAT检测更难做。大尺寸die的超声波扫描在中心区域的信号衰减更大，检测填充缺陷的灵敏度下降。可能需要更高频率的探头或更长的扫描时间。
审慎判断
英伟达Vera的单片路线选择，短期内不会改变数据中心CPU封装材料的基本格局——FCBGA仍然需要CUF，仍然需要EMC。但它改变了这些材料的性能边界：大尺寸die要求CUF粘度更低、填料更细、固化更温和。
这一趋势与先进封装的发展方向形成有趣的张力。一边是芯粒/3D封装推动MUF、NCF等新材料，一边是单片大die对传统CUF提出更高要求。两种路线并存，意味着CUF厂商需要同时服务好两个市场。
对于材料工程师来说，核心判断是：你的CUF配方能否在<1000cP的粘度下保持60wt%以上的填料含量、<30ppm/°C的CTE、以及完整的可靠性数据？如果不能，大尺寸FCBGA的订单可能会转向那些已经解决这个问题的供应商。
▲ 芯片级底部填充胶（CUF）实物展示
已有量产案例
汉高LOCTITE ECCOBOND UF 9000AE：毛细底部填充胶，快速流动性，专为倒装芯片设计。来源：https://www.henkel.cn/press-newsroom/press-releases/2021-03-17-2021-semicon-china-1168908
汉高Capillary Underfill for AI/HPC Large Body Advanced Packaging：高填充低翘曲，针对AI/HPC大尺寸芯片。来源：https://www.henkel-adhesives.com/us/en/insights/press-releases/2024-henkel-unveils-semiconductor-capillary-underfill-for-advanced-silicon-node-flip-chip-applications.html
Namics Corporation U8439-1 Capillary Underfill：适用于low K和large ICs。来源：https://www.namics.co.jp/en/products/underfill-flipchip/
常见问题（FAQ）
Q：大尺寸FCBGA能不能用MUF代替CUF？
A：不能。MUF（模塑底部填充）适合先进封装批量生产（如CoWoS、InFO），在传统FCBGA上CUF仍有成本和工艺优势。Vera如采用标准FCBGA，CUF仍是主流选择。
Q：CUF粘度降太低会不会影响可靠性？
A：会。粘度过低导致填料沉降，固化后性能不均。解决方案是优化填料表面处理（硅烷偶联剂）和粒径分布，而非单纯降低粘度。
Q：什么场景不适合用CUF？
A：间隙>50μm的封装应选板级Underfill；WLCSP/Wire Bond封装不需要CUF；需要柔性/可弯折的封装应选其他材料。
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参考资料
[1] NVIDIA官方技术博客：《NVIDIA Vera CPU: Olympus Cores Built for Maximum Single-Thread Performance in Agentic AI》，https://developer.nvidia.com/blog/inside-nvidia-vera-cpu-olympus-cores-built-for-maximum-single-threaded-performance-in-agentic-ai
[2] TrendForce：《NVIDIA Chooses Monolithic Die Over Chiplets for Vera CPU》，https://www.trendforce.com/news/2026/10/19/news-nvidia-chooses-monolithic-die-over-chiplets-for-vera-cpu-claims-2x-x86-performance-in-agentic-ai/
[3] Yole Group：《NVIDIA CPU Grace - Technology, Process and Cost Analysis》，https://www.yolegroup.com/product/report/nvidia-cpu-gh200-grace/
[4] 住友电木SUMIKON EME产品页，https://www.sumibe.co.jp/product/it-materials/epoxy/sumikon-eme/
[5] 汉高：《Henkel unveils semiconductor capillary underfill for advanced silicon node flip chip applications》，https://www.henkel-adhesives.com/us/en/insights/press-releases/2024-henkel-unveils-semiconductor-capillary-underfill-for-advanced-silicon-node-flip-chip-applications.html
[6] PCBSync：《Flip Chip Technology: Bumping, FCBGA, and Underfill Explained》，https://pcbsync.com/flip-chip-technology/
[7] 财联社：《半导体材料又现上涨：日本大厂上调封装用EMC价格》，https://m.cls.cn/detail/2371996
[8] 汉高LOCTITE ABLESTIK 2035SC，https://next.henkel-adhesives.com/us/en/products/industrial-adhesives/central-pdp.html/loctite-ablestik-2035sc/81602IB.html
[9] 住友电木芯片贴片胶，https://www.sumibe.co.jp/chinese/product/it-materials/die-bonding/sumiresin-crm/index.html
[10] NAMICS Corporation：《Flip Chip Underfills》，https://www.namics.co.jp/en/products/underfill-flipchip/
[11] Panasonic：《Capillary Underfill》，https://industrial.panasonic.com/kr/products/pt/adv-sc-pkg-em
[12] 触发事件原文：https://mp.weixin.qq.com/s?__biz=MzkxMjIyNzU0MA==&mid=2247819801&idx=3&sn=8a73ff1eaf149f68a2f5e910f1fa97e4