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Vera CPU不用芯粒，EMC厂商反而更忙了

应用编号：LOCqU发布于21次浏览

Vera CPU不用芯粒，EMC厂商反而更忙了

▲ 英伟达Vera CPU大尺寸单片裸片FCBGA封装中，环氧塑封料塑封保护的概念示意图（示意图，非真实产品）

情报卡片

英伟达Vera CPU用88核单片裸片对抗AMD/Intel的芯粒大军。芯粒架构的一个隐性好处常被忽略：把大芯片拆成多个小die分别封装，每个小die的翘曲更容易控制。Vera说不，把88核塞进一个die——这意味着环氧塑封料厂商要面对的翘曲挑战，比同等晶体管数量的芯粒方案更难。

EMC塑封后的翘曲来自CTE失配。硅芯片CTE约2.5ppm/°C，EMC的CTE约8-20ppm/°C，两者在温度变化时膨胀差异显著。芯片尺寸越大，翘曲越严重。翘曲会导致基板装配困难、BGA焊球共面性不良、长期可靠性下降。

环氧塑封料（EMC）：一种含70-92wt%熔融二氧化硅填料的热固性环氧树脂复合材料，通过传递模塑工艺在175°C下成型，用于IC封装的整体塑封保护。

Vera大尺寸die对EMC的核心要求：

  • 低CTE配方：<10ppm/°C，要求填料含量>85wt%

  • 低应力/低模量：弯曲模量<15GPa，减少热应力

  • 高流动性：螺旋流动长度>100cm，确保大尺寸腔体充分填充

选型红线：不能选普通EMC（翘曲不可控），不能追求过高导热（牺牲流动性），不能用于低温固化场景（EMC需175°C模塑）。

深度正文

数据中心CPU的封装路线正在分岔。AMD EPYC和Intel Xeon选择芯粒（Chiplet）——把大芯片拆成多个小die，分别封装再互连。英伟达Vera反其道而行之，用88核单片monolithic设计，宣称单线程性能达到x86的2倍[1][2]。

芯粒架构的好处经常被归结为"提升良率、降低成本"。但还有一个隐性优势很少被提及：每个芯粒尺寸小，单独封装时环氧塑封料（EMC）的翘曲更容易控制。翘曲控制是封装良率的关键变量——翘曲过大会导致后续基板装配困难、BGA焊球共面性不良、长期可靠性下降。Vera把88核集中在单一die上，die面积显著大于单个芯粒，EMC翘曲控制的难度直接回升。

如果Vera延续Grace的FCBGA封装路线[3]，这枚大尺寸单片裸片对EMC提出的挑战，可能比芯粒方案更复杂。

EMC是什么，翘曲从何而来

环氧塑封料（EMC）：一种含70-92wt%熔融二氧化硅填料的热固性环氧树脂复合材料，通过传递模塑工艺在175°C下成型，用于IC封装的整体塑封保护。

EMC塑封后的翘曲主要来自CTE失配。硅芯片的CTE约2.5ppm/°C，EMC的CTE（Tg以下）典型范围是8-20ppm/°C。温度从175°C的模塑温度冷却到室温时，EMC收缩比硅芯片大得多。芯片尺寸越大，这种差异造成的翘曲越严重。

翘曲会导致一系列问题：后续基板装配时贴片机无法精准对位、BGA焊球的共面性超出规格、长期热循环下封装体内部应力集中导致分层或开裂。对于数据中心CPU这种高价值产品，翘曲控制的成本远高于材料本身的成本差异。

芯粒路线通过"化整为零"间接缓解了翘曲问题。每个芯粒单独封装时，die面积小，EMC翘曲在可控范围内；多个芯粒再通过基板或Interposer整合成完整CPU。Vera的单片路线把88核塞进一个die，die面积显著大于单个芯粒，翘曲控制的难度直接回到"大die时代"。

Vera CPU不用芯粒，EMC厂商反而更忙了

▲ 大尺寸单片裸片与小尺寸芯粒在EMC塑封后翘曲程度差异的示意图（示意图，非真实产品）

大尺寸die对EMC的核心要求

第一，更低CTE。EMC的CTE（Tg以下）典型范围是8-20ppm/°C。对于Vera级别的大尺寸die，需要下探到<10ppm/°C。这要求更高的填料含量——从常规的70-85wt%提升到>85wt%。但填料含量越高，EMC的流动性越差，模塑过程中填充腔体的难度越大。

第二，更低应力/更低模量。降低EMC的弯曲模量可以减少热应力。EMC的弯曲模量典型范围是10-25GPa。大尺寸die需要<15GPa的低模量配方。住友电木的E670系列主打超低应力，正是针对这一需求[4]。

第三，更高流动性。大尺寸die的模塑腔更大，需要EMC在模塑过程中充分填充整个腔体。EMC的螺旋流动长度典型范围是30-150cm。大尺寸die需要>100cm的高流动性配方。住友电木的G760系列主打高流动性，通过提升填充均匀性来改善应力分布[4]。

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▲ 环氧塑封料（EMC）关键性能参数典型范围（数据来源：材料选型常识库）

头部厂商已在布局

住友电木是全球最大的EMC供应商，约占40%市场份额[7]。其产品线覆盖了低翘曲（G750）、高流动性（G760）、超低应力（E670）等多个方向[4]。2026年5月，住友电木上调EMC价格10-20%[7]，原材料成本上涨（甲醇、二甲苯供应紧张）是主要原因。大尺寸die推动EMC单颗用量增加，叠加涨价，封装厂的材料成本压力不容小觑。

在材料选型上，工程师需要关注填料含量与流动性的平衡。低翘曲需要高填料含量，但高填料含量牺牲流动性。这是一个经典的工程折中，没有"完美"配方，只有"够用"配方。

工艺层面的实操难点

模塑温度均匀性。大尺寸模塑腔的温度分布更难均匀，局部温度差异会导致EMC固化不均，加剧翘曲。

后固化应力释放。EMC需要在175°C下进行4-8小时的后固化。大尺寸封装的应力释放更慢，可能需要更长的后固化时间或更缓和的温度曲线。

MSL（潮湿敏感度等级）管理。大尺寸封装吸湿更严重，回流焊时的爆米花效应风险更高。需要更严格的干燥包装和车间湿度控制。

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▲ 环氧塑封料（EMC）实物展示

与芯粒方案的成本对比

芯粒方案中每个小die用标准EMC即可；单片大die需要专用低翘曲EMC，成本通常比普通EMC高20-50%。对于Vera这样的高端数据中心CPU，这个成本增量在整体BOM中占比有限，但对封装厂的良率影响更关键——翘曲控制不好直接导致整批报废。

审慎判断

英伟达Vera的单片路线选择，对EMC厂商来说是一个明确的信号：大尺寸单片裸片的翘曲控制需求正在回升。这与先进封装推动的低翘曲EMC趋势形成叠加效应——无论是单片大die还是芯粒封装中的大面积基板，都需要更低CTE、更低应力、更高流动性的EMC配方。

对于材料工程师来说，核心判断是：你的EMC配方能否在<10ppm/°C的CTE下保持>100cm的螺旋流动长度、<15GPa的弯曲模量、以及完整的可靠性数据？住友电木、汉高、Panasonic等头部厂商已经在这一方向布局多年，但大尺寸die的边界还在被不断刷新。

已有量产案例

常见问题（FAQ）

Q：低翘曲EMC会不会牺牲导热性能？

A：会。低翘曲配方通过增加填料含量降低CTE，但填料过多会降低导热路径效率。Vera是逻辑芯片而非功率器件，翘曲控制优先级高于导热，导热需求可通过散热盖和TIM解决。

Q：EMC模塑温度能不能降低？

A：不能。EMC需要175°C传递模塑+175°C后固化，低于150°C的固化需求应选其他材料（如有机硅灌封胶）。低温固化EMC目前不是量产选项。

Q：芯粒封装是不是完全解决了翘曲问题？

A：没有。芯粒缓解了单die翘曲，但多die整合后的基板级翘曲仍然需要控制。而且芯粒互连（如硅中介层）引入了新的材料和应力问题。

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参考资料

[1] NVIDIA官方技术博客：《NVIDIA Vera CPU: Olympus Cores Built for Maximum Single-Thread Performance in Agentic AI》，https://developer.nvidia.com/blog/inside-nvidia-vera-cpu-olympus-cores-built-for-maximum-single-threaded-performance-in-agentic-ai

[2] TrendForce：《NVIDIA Chooses Monolithic Die Over Chiplets for Vera CPU》，https://www.trendforce.com/news/2026/10/19/news-nvidia-chooses-monolithic-die-over-chiplets-for-vera-cpu-claims-2x-x86-performance-in-agentic-ai/

[3] Yole Group：《NVIDIA CPU Grace - Technology, Process and Cost Analysis》，https://www.yolegroup.com/product/report/nvidia-cpu-gh200-grace/

[4] 住友电木SUMIKON EME产品页，https://www.sumibe.co.jp/product/it-materials/epoxy/sumikon-eme/

[5] 汉高：《Henkel unveils semiconductor capillary underfill for advanced silicon node flip chip applications》，https://www.henkel-adhesives.com/us/en/insights/press-releases/2024-henkel-unveils-semiconductor-capillary-underfill-for-advanced-silicon-node-flip-chip-applications.html

[6] PCBSync：《Flip Chip Technology: Bumping, FCBGA, and Underfill Explained》，https://pcbsync.com/flip-chip-technology/

[7] 财联社：《半导体材料又现上涨：日本大厂上调封装用EMC价格》，https://m.cls.cn/detail/2371996

[8] 汉高LOCTITE ABLESTIK 2035SC，https://next.henkel-adhesives.com/us/en/products/industrial-adhesives/central-pdp.html/loctite-ablestik-2035sc/81602IB.html

[9] 住友电木芯片贴片胶，https://www.sumibe.co.jp/chinese/product/it-materials/die-bonding/sumiresin-crm/index.html

[10] NAMICS Corporation：《Flip Chip Underfills》，https://www.namics.co.jp/en/products/underfill-flipchip/

[11] Panasonic：《Capillary Underfill》，https://industrial.panasonic.com/kr/products/pt/adv-sc-pkg-em

[12] 触发事件原文：https://mp.weixin.qq.com/s?__biz=MzkxMjIyNzU0MA==&mid=2247819801&idx=3&sn=8a73ff1eaf149f68a2f5e910f1fa97e4