底部填充胶选型有哪些常见坑？Flip Chip封装Underfill避坑指南

来源：电子材料选型平台（材料选型常识库 × 行业应用观察）

更新日期：2026-10-24

内容准则：本文基于《电子材料选型常识库》及公开信源整理，参数与选型结论可溯源

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半导体 芯片级底部填充胶 Underfill 选型误区 WLCSP 空洞 CTE失配 Cl⁻纯度

本文回答的是Flip Chip封装中芯片级底部填充胶（Underfill）选型时最容易踩的坑，核心结论是：五个常见误区（WLCSP误判、粘度过高、只看Tg不看CTE、Cl⁻只看标称、板级芯片级混用）任一踩中，都可能导致填充不良、空洞、分层或批量可靠性失效——选型前先确认"这个产品到底需不需要芯片级Underfill"，是第一道门槛。

芯片级Underfill的选型复杂度被严重低估。很多工程师把Underfill当成"普通环氧胶"来选，忽略了它在10-50 μm间隙中同时承担填充、应力缓冲、离子屏障三重功能的特殊性。更隐蔽的是，有些封装（如WLCSP）从根本上就不需要芯片级Underfill，误上CUF产线不仅浪费材料，还可能因胶体覆盖焊盘导致良率损失[6]。

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一、坑1：WLCSP误判为需要芯片级Underfill

这是选型单上最不该出现、却最常出现的一项。

WLCSP（晶圆级芯片尺寸封装）的本质是"die即封装"——bump直接做在die上，芯片背面就是封装表面，没有die-to-substrate间隙。既然没有间隙，就不存在需要填充的空间，自然不需要芯片级Underfill[6]。

如果WLCSP产品误上CUF产线，液态Underfill会覆盖在焊盘上，导致后续板级贴装时焊球无法可靠润湿，反而降低良率。

正确做法： 判断是否需要芯片级Underfill的唯一标准——看有没有die-to-substrate间隙。有间隙（Flip Chip/BGA/CSP）→ 需要；无间隙（WLCSP/Wire Bond）→ 不需要。如果WLCSP需要板级焊球加固，应选6.2板级Underfill，而非6.1芯片级产品[6]。

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二、坑2：粘度过高导致填充不完全

CUF的核心工作原理是毛细流动，粘度直接决定能否填满10-50 μm间隙。

芯片级Underfill的典型粘度范围是500-5000 cP（25°C）。粘度超过5000 cP时，毛细流动不充分，胶体无法完全渗入间隙底部，留下空洞。空洞是CUF工艺中最频繁的缺陷，也是开裂和分层的起始点[2]。

但粘度也不是越低越好。过低粘度意味着填料含量低，CTE会偏高，难以匹配硅芯片的低膨胀系数。选型时需在"流动性"和"CTE"之间找平衡。

注意： 某些高模量产品（如汉高UF 8830S，粘度22,120 cP）通过基板预热（如100°C）可显著降低有效粘度，实现窄间隙填充。这不是 viscosity 本身低，而是工艺补偿[4]。

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三、坑3：只看Tg不看CTE匹配

Tg（玻璃化转变温度）高≠CTE（热膨胀系数）低，这是选型中最隐蔽的误区。

Tg表示材料从玻璃态转变为橡胶态的温度，高Tg意味着材料在高温下仍保持刚性。但CTE表示材料在温度变化时的膨胀程度，低CTE才是解决硅芯片（3 ppm/°C）与有机基板（14-17 ppm/°C）失配的关键。

有些材料Tg超过150°C，但CTE（Tg以下）仍在40 ppm/°C以上——Tg很高，但CTE失配问题依然严重。正确的做法是同时核对两个参数：CTE目标20-40 ppm/°C，Tg目标100-180°C[6]。

CTE失配是翘曲和分层的主要根因。温度循环下，CTE差异导致Underfill与芯片/基板界面产生剪切应力，最终导致分层[2]。

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四、坑4：Cl⁻只看厂商标称不做实测

厂商标称的Cl⁻≤5 ppm不等于你收到的每一批都≤5 ppm。

离子纯度是芯片级Underfill在高可靠、细间距场景的核心要求。Cl⁻超标会在高温高湿下发生离子迁移，导致漏电甚至器件失效[6]。

验证方法必须是离子色谱（IC）实测，而不是看数据手册。对于高可靠项目（车规AEC-Q100、航天级），建议对每批 incoming 材料做IC抽检。

例外情况： 某些宽松场景（如Flip Chip on flex）对离子纯度要求更低。汉高FP4531的Cl⁻为20 ppm，高于典型芯片级≤5 ppm要求，但仍在flex应用的可接受范围内[4]。这说明Cl⁻红线不是绝对值，而是跟应用场景绑定的。

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五、坑5：板级Underfill和芯片级混用

6.1芯片级与6.2板级Underfill是完全不同的产品，不可互换。

两者的差异体现在三个维度：

• 粘度：芯片级<5000 cP（适应10-50 μm间隙），板级通常更高（适应板级BGA焊球间隙）

• 间隙适配：芯片级针对die-to-substrate间隙，板级针对board-level BGA焊球

• 配方体系：芯片级纯度要求更高（Cl⁻≤5 ppm），板级相对宽松[6]

把板级Underfill用在芯片级场景，粘度过高导致填充不完全；把芯片级Underfill用在板级场景，成本浪费且不一定有必要。

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六、参数对比：容易混淆的材料边界

综合以上边界，选Underfill的第一步不是"选哪个品牌"，而是"确认这个封装到底需不需要芯片级Underfill，以及需要的话间隙是多少"。 封装类型判断错误，后续所有参数对比都失去意义。

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七、建立Underfill选型防呆checklist

第一步：确认封装类型

• [ ] 是否有Flip Chip凸点？

• [ ] 是否有die-to-substrate间隙？

• [ ] 间隙尺寸是否在10-50 μm范围内？

第二步：红线参数核实

• [ ] CTE（Tg以下）是否在20-40 ppm/°C？

• [ ] Tg是否在100-180°C？

• [ ] Cl⁻是否满足场景要求（高可靠≤5 ppm）？

• [ ] 粘度是否满足间隙要求（<5000 cP或配合预热）？

第三步：工艺验证

• [ ] 点胶路径是否优化（L型/U型）？

• [ ] 固化是否阶梯升温（100°C→150°C）？

• [ ] SAT检测是否执行？

• [ ] 离子色谱（IC）是否实测？

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八、应用案例

案例1：汉高LOCTITE ECCOBOND UF 8830S——可作为"过红线"的标杆参数参考。CTE Below Tg 25 ppm/°C，Tg 118°C，粘度22,120 cP（需配合基板预热）。适用于Flip Chip BGA细bump pitch和窄间隙[4]。

案例2：汉高LOCTITE ECCOBOND UF 1173——主打"void-free"（无空洞）的CUF产品，可作为空洞控制参考。适用于对空洞率要求极严的高可靠场景[4]。

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FAQ

Q：怎么快速判断一个封装需不需要芯片级Underfill？

A：看有没有die-to-substrate间隙。有Flip Chip凸点、芯片与基板之间有10-50 μm间隙的封装需要；WLCSP（无间隙）和Wire Bond封装（无凸点）不需要[6]。

Q：为什么粘度高的Underfill也能用？

A：高粘度产品（如>5000 cP）通常模量更高、保护性更好，但需要通过基板预热（如100°C）降低有效粘度，才能实现窄间隙毛细填充。不能直接把高粘度产品当低粘度用[4]。

Q：板级Underfill和芯片级为什么不能混用？

A：两者粘度、间隙适配和配方体系完全不同。芯片级粘度<5000 cP、纯度要求更高（Cl⁻≤5 ppm），板级粘度更高、纯度相对宽松。混用会导致填充不完全或成本浪费[6]。

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参考资料

[1] 36氪，《HBM，撞墙了》，2026-01-16。https://www.36kr.com/p/3641445744611202

[2] PCBSync / IPC J-STD-030，Complete Guide to Underfill Material Selection。https://pcbsync.com/j-std-030/

[3] SK hynix Newsroom，How MR-MUF's Heat Control Breakthrough Elevated HBM to New Heights。https://news.skhynix.com/en/rulebreaker-revolutions-mr-muf-unlocks-hbm-heat-control/

[4] Henkel，LOCTITE ECCOBOND UF 8830S Product Page。https://next.henkel-adhesives.com/us/en/products/compounds-for-electronics/central-pdp.html/loctite-eccobond-uf-8830s/SAP_IB-108897/variation/2017490.html

[5] CAPLINQ，Flip Chip CSP Advanced Packaging。https://www.caplinq.com/semiconductors/advanced-packaging/flip-chip-csp/

[6] 《电子材料选型常识库》条目6.1：芯片级Underfill（内部知识库条目，公开链接待补充）

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